Les séquences de fabrication des CMOS sont présentées sur la Figure 3. La première étape consiste à déposer 250 nm d'oxyde de silicium " d'isolation " par APCVD (dépôt : 450°C, 30nm/min, densification : 600°C, 1 h) sur des substrats de verre . Le dépôt de silicium non dopé est réalisé par LPCVD sous forme amorphe (550°C, 90Pa, 150nm/h) puis recuit à 600°C durant 12 heures, un dépôt de silicium polycristallin dopé avec phosphore (N) et avec Bore (P) viendra alors constituer la source et le drain. Les deux couches ont des épaisseurs de 150nm. La définition de la couche dopée P est obtenue par gravure plasma de SF6 suivi d'un plasma d'O2 pour éliminer la résine (négative) qui a servi de masque . Une couche de SiO2 d'isolation protège la couche P durant le dépôt de la couche N. Le quatrième masque permet de définir les îlots N et P . La structure subit alors une étape de nettoyage RCA pour préparer la couche active pour le dépôt de l'oxyde de grille par APCVD (60nm) Le cinquième photomasquage réalise les ouvertures des contacts source et drain par une gravure humide de l'oxyde (e). Enfin, le dépôt d'aluminium est alors réalisé par évaporation sous vide, et le dernier masque est reproduit sur l'échantillon pour définir les contacts et connexions entre les transistors type N et P.

Figure 3 : Les séquences de masquage CMOS.